Le Grafcet synchrone pour la conception circuits integrés

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Résumé français

        RÉSUMÉ - Cet article présente une utilisation du modèle
        graphique Grafcet pour spécifier des séquenceurs en
        électronique synchrone, et une méthode pour synthétiser les
        grafcets obtenus dans des circuits FPGA de type Xilinx. Nous
        montrons par un exemple que le Grafcet peut être vu comme moyen
        de réaliser un encodeur spécialisé de machine d'états, plus
        pertinent du point de vue de l'utilisateur que l'encodage
        binaire ou one-hot. 
        La seconde partie montre comment le langage synchrone Signal 
        peut être utilisé entre le grafcet et le circuit de façon à 
        disposer de moyens de vérifications de propriétés.

English abstract

        ABSTRACT - In this paper, we show how the graphical language
        Grafcet can be used for the specification of synchronous
        sequencers.  We also give a method to synthetize resulting
        grafcets using reconfigurable circuits (for instance Xilinx
        components).  We show on an example how grafcet can be seen as
        a specialised encoder for states machines and why this encoder
        is more suitable than a binary or one-hot encoder, as far as
        users are concerned. 
        The second part of the paper shows how the Signal} synchronous
        language can be used between the grafcet description and the
        circuit, in order to be able to verify properties. 
 

Auteurs

        Maurice DIAMANTINI (1), 
        Jean-Luc SCHARBARG (2), 
        Lionel MARCÉ (2)

    (1) École Nationale Supérieure de Techniques Avancées 
        32 Bd Victor 75739 Paris Cedex 15, France 
                   email~: diam@ensta.fr -
                   tél~: 01 45 52 54 91 -
                   fax~: 01 45 52 55 87
                   
    (2) Université de Bretagne Occidentale, Déepartement d'Informatique
        6 Avenue V. Le Gorgeu - B.P. 809, 29285  Brest Cedex, France 
                   email~: {scharbar,marce\}@univ-brest.f} -
                   tél~: 02 98 01 69 57 -
                   fax~: 02 98 01 62 52

Lieu

     AAA98 :
     
     Journées Adéquation Algorithme Architecture
     en Traitement du Signal et des Images Quatrième Edition
       
     CEA/LETI, Saclay France, 28-29-30 Janvier 1998 

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